2004.07.28
ITRS를 통해 살펴본 SoC 기술 동향
1. 개요
1947년 윌리엄 쇼클리에 의해 최초의 트랜지스터가 개발된 이래, 반도체 산업은 타분야의추종을 불허하는 급격한 발전 속도를 자랑해왔다. 1990년대 여러 개의 반도체 시스템을 하나의 칩에 집적하는 SoC(System-on-Chip)가 발표되었으며, 최근에는 사용자가 요구하는 IT 시스템 솔루션 전체를 하나의 칩에 집적하는 IT SoC가 각광을 받고 있다[1].
무어의 법칙에서처럼, SoC 기술이 기하급수적인 속도로 발달함에 따라 SoC 기술이 향후 어떠한 방향으로 발전할 것인지, 트랜지스터의 크기와 집적도는 어느 정도나 될 것인지, 어떠한 기술이 장애 요인이 되고 어떠한 방법으로 극복할 것인지 등에 관한 동향을 예측하기가 점점 어려워지고 있다. SoC 기술은 단순히 반도체를 설계하기만 하면 되는 것이 아니라 반도체 공정, 설계, 생산, 시스템, 설비 등의 여러 가지 분야가 하나의 프레임워크 내에서 유기적인 관계를 이루어 함께 발전해 나가야 하기 때문에 이들 분야를 통합적으로 분석하고 동향을 예측하는 일이 SoC 기술 발전에서 중요한 몫을 차지하고 있다.
ITRS(International Technology Roadmap for Semiconductor)[2]는 미국 반도체 산업 협회인 SIA(Semiconductor Industry Association) 주도로 반도체 기술의 장기적인 기술 동향을 예측한 로드맵이다. ITRS는 비상업적인 순수한 기술 로드맵이며 향후 15년 동안의 반도체 기술 동향을 예측하고 반도체 및 관련 산업이 발전해 나가는 가이드라인을 제시한다. ITRS는 매 2년마다 한번씩 정식 로드맵이 발표되며 로드맵이 발표되지 않는 중간 해에는 전년도의 로드맵에 대한 업데이트를 발표한다. 1993년 미국 SIA 단독으로 NTRS(National Technology Roadmap for Semiconductor)를 발표한 것을 시작으로 1999년에는 한국의 KSIA, 유럽의 EECA, 일본의 EIAJ, 대만의 TSIA가 참가하여 명실공히 국제적인 반도체 기술 로드맵인 ITRS가 결성되었고, 2003년에는 900여 명의 반도체 전문가가 참여한 ITRS 최신판이 발표되었으며 2004년 말에 업데이트가 발표될 예정이다. 본 고에서는 ITRS 최신판인 2003년판을 중심으로 SoC 기술 동향을 소개한다.
2. SoC 전반적 동향
ITRS기술 로드맵은 SoC 기술의 발전 동향을 단기 동향(2004~2009년)과 장기 동향(2010~ 2018년)으로 나누고 있다. 2001년 ITRS에서 가장 문제가 되었던 것은 무어의 법칙이 한계에 부딪칠 것인가였는데, 그 후 2년간 SoC 기술은 공정 기술, 소자 기술, 설계 기술이 주의 깊게 서로 협력해 가면서 최적화함으로서 무어의 법칙을 계속 지켜왔고, 2003년 ITRS에서는 앞으로도 상당 기간 무어의 법칙이 계속될 것으로 예측하고 있다. 본 고에서는 2004~2009년의 단기 동향을 정리하여 소개하고자 한다.
가. 소자 및 공정
성능 향상 및 면적 감소를 위해 게이트 길이를 급격하게 줄여나감에 따라 소자 파라미터의 최적화가 점점 어려워지고 있다. short channel effect를 줄이기 위한 ultra-shallow junction을 구현하기 위해서 precise doping profile design과 precise process control이 요구된다. Gate insulator는 점점 얇아지지만 이에 따른 leakage current의 급격한 증가 때문에 2007년경에는 high-k material이 사용될 것이다. Strained-Si, metal gate, ultra-thin body SOI MOSFET, multiple-gate MOSFET 등의 새로운 소자들의 사용을 고려해야 할 것이다.
나. 전력 소모
저동작전력(LOP) 및 저대기전력(LSTP) 시스템을 비롯한 저전력 SoC 시스템의 중요성이 날로 증가하며, 특히 leakage current를 줄이는 것이 핵심 기술이 될 것이다. gate leakage가 급격하게 증가하기 때문에 2006년경에는 모두 high-k material의 사용이 필요할 것이다. 공급 전압을 낮추기가 점점 어려워지기 때문에 ultra-thin body SOI MOSFET, multiple-gate MOSFET 등의 새로운 소자의 도입이 적극 고려될 것이다. 새로운 기술을 도입하지 않는다면 향후 15년 동안 MPU 등의 전력 소모는 25배 이상 증가하여 패키징이 견딜 수 있는 한계를 넘어설 것이기 때문에 SoC에는 power management unit의 도입이 필수적이 될 것이며, 대기 전력 및 동작 전력을 줄이기 위한 multiple-Vt, multiple-Tox, multiple-Vdd 등의 여러가지 기법이 적용될 것이다. 또한 SoC 하드웨어 기술로 전력 소모를 줄이는 것에는 한계가 있기 때문에 소프트웨어적인 기술도 적극 개발되어야 할 것이다.
다. SIP
SoC 집적도가 증가하고 전력 소모가 급증함에 따라 시스템의 각 블록을 서로 다른 방식의 회로 및 공정으로 제작한 후 이들을 하나의 패키지에 집적하는 SIP(System-in-Package)가 발전할 것이다. SIP에서는 테스트 기술이 큰 몫을 차지하며, 특히 structured design-for-test, known good die, sub-assembly test와 같은 기술의 개발이 필요할 것이다. Non-stacked die에서는 manufacturing repair도 중요하게 될 것이다.
라. 어셈블리 및 패키징
assembly 및 packaging 기술의 중요성이 점차 커질 것이다. SoC의 성능을 높이고 설계시간을 단축하기 위해서 chip과 packaging의 설계를 동시에 진행하는 chip and package co-design이 개발되어야 할 것이다. 이를 위해서는 electrical characteristics, thermal dissipation, thermo-mechanical stress 등까지 고려하는 simulation tool 및 design methodology의 개발이 필요하다. 특히, RF 및 mixed-signal 등에서는 interconnection의 capacitance 및 inductance가 큰 영향을 미치기 때문에 EDA 회사들이 이들을 반영하는 CAD tool을 개발해야 할 것이다.
마. 메모리
DRAM이 scaling되면서 25~30fF의 memory capacitance를 확보하기 위해서 high-k material 및 3D 메모리 구조의 도입이 필요하게 될 것이다. 캐패시터 구조는 metal-insulator-silicon 구조에서 metal-insulator-metal 구조로 옮겨가게 될 것이다. 플래시 메모리에서는 scaling과 write voltage reduction 때문에 thinner interpoly and tunnel oxide가 필요하며, 최종적으로는 플래시 메모리 공정에서도 high-k material의 도입이 필요하게 될 것이다.
바. 모델링
5~40GHz의 초고속 회로에서는 interconnect parasitic 및 delay의 정확한 모델링이 가장 큰 문제가 될 것이며, process variation의 변화에 따른 statical analysis도 중요하게 될 것이다. 시뮬레이션 속도를 높이고 RF 회로에서의 측정 횟수를 줄이기 위해서 active device 및 passive device에 대한 compact modeling이 필요할 것이다. 또한 parameter extraction은 표준 I-V, C-V측정을 바탕으로 해야 할 것이다. crosstalk, substrate return path, substrate coupling, EM radiation, heating 등 지금까지 비교적 덜 고려되었던 부분에 대한 고려가 필요할 것이다.
3. SoC 시스템 동향
ITRS는 반도체 산업을 크게 SoC, Analog/Mixed Signal(AMS), MPU로 나누고, 각각에 대해서 시장적 요소와 기술적 요소를 분석하여 <표 1>과 같이 전망하였다.
여러가지 애플리케이션이 표준 CMOS 공정에 통합될 수 있는지는 SoC의 성공을 결정하는 핵심 요소의 하나이다. (그림 1)에서 보듯이 2004년에 대부분의 애플리케이션이 표준 CMOS 공정에 통합되고, 2006년에 electro-biological application이 통합 될 것으로 보인다.
고성능 SoC의 경우에는 칩 내부와 보드 사이의 데이터 병목 현상을 제거하기 위해서 high-speed link의 개발이 필수적이다. 이러한 high-speed link는 점대점 방식을 사용하며 연결선을 transmission line으로 모델링해야 한다. high-speed link는 transceiver, wire, receiver, timing recovery circuit의 네 부분으로 이루어지며, optical system, chip-to-chip connection, backplane connection등에 사용된다.
저전력 SoC의 경우 PDA, 디지털 카메라 등의 휴대용 기기에 주로 사용된다. <표 2>는 PDA에 사용되는 저전력 SoC의 시스템 요구 사양을 나타낸 것이다. 이 저전력 SoC는 CPU, DSP, 각종 연산 엔진, SRAM, embedded DRAM 등을 내장하고, 프로세서 코어는 4×/node, 메모리는 2~4×/node로 증가한다. 다이 크기는 2018년까지 10%/node로 증가하고, 최대 온칩 클록 주파수는 MPU의 약 5~10% 정도이며, 최대 전력 소모는 100mW, 대기 전력 소모는 2.1mW로 제한된다.
SoC의 전력 소모는 aCVDD2f+IoffVDD로 주어지는데 이때 첫번째 항은 동작전력, 두번째 항은 대기전력에 영향을 미친다. SoC를 사용 목적에 따라 저대기전력(LSTP), 저동작전력(LOP), 고성능(HP)으로 나눈다면 저전력 SoC는 여러 개의 코어가 각각 LSTP, LOP, HP 등의 방식으로 설계되고 이들이 하나로 집적되는 방식을 취해야 각각의 코어 특성에 따라 동작 전력, 대기 전력 등을 효과적으로 줄일 수 있다. (그림 2)는 저전력 기술이 적용되지 않았을 때 PDA용 SoC 칩의 동작 전력 소모, 대기 전력 소모, 메모리 전력 소모, 총 전력 소모를 예측한 것이다. 이 값은 lower bound이기 때문에, 실제적인 전력 소모는 이보다 더 클 수 있다. 위에서 언급했듯이 칩의 발열량과 배터리 수명을 고려한다면 0.1W 정도가 한계이기 때문에, 향후 지속적으로 각종 저전력 기술을 연구해야 함을 알 수 있다.
4. SoC 설계 동향
SoC의 집적도가 높아짐에 따라 여러 가지 문제점이 발생할 것으로 예상된다. 본 고에서는 이들 중에서 설계 과정의 여러 가지 단계가 복합적으로 작용하는 부분을 먼저 살펴보고, 각 설계 단계별로 문제점 및 고려 사항을 살펴본다. 먼저 설계 과정의 여러가지 단계가 복합적으로 작용하는 부분은 크게 productivity, power, interference, error tolerance를 들 수 있다. SoC의 집적도가 높아짐에 따라 productivity는 2×/node보다 크게 작아야 하며 이를 위해서는 verification 기술, embedded software design, 여러 가지 다른 설계 방법으로 설계된 코어를 잘 조합하는 방법, analog/mixed signal의 설계와 테스트 자동화 기법 등이 필요하다. power를 줄이기 위해서는 3장에서 설명한 바와 같이 SoC 내의 여러 블록을 서로 다른 저전력 기법을 사용하여 전력 소모를 최적화 한 후 이를 SoC 내에 집적하는 방법을 들 수 있으며, interference는 noise의 characterization, modeling, analysis, estimation이 필요하며, error tolerance는 설계 과정에서 robustness를 자동적으로 삽입해주는 방법을 들 수 있다.
SoC 설계 과정에서 고려해야 할 점은 <표 3, 4, 5, 6, 7>과 같이 design process, system-level design, logical/circuit/physical design, design verification, design test의 다섯 가지로 나눈다. 표에서 S는 SoC, P는 MPU, A는 analog/mixed signal, M은 memory를 나타낸다.
5. 결 론
본 고에서는 반도체 기술의 장기적인 기술 동향을 예측한 기술 로드맵인 ITRS를 바탕으로 SoC 기술 동향과 향후 발전 방향을 살펴보았다. SoC 전반적 동향에서는 소자 및 공정, 전력 소모, SIP, 어셈블리 및 패키징, 메모리, 모델링에 대해 살펴보았고, SoC 시스템 동향에서는 고성능 저전력 SoC 설계를 위한 여러 가지 기술 동향을, SoC 설계 동향에서는 design process, system-level design, logical/circuit/physical design, design verification, design test에서 이슈가 되고 있는 부분에 대해 살펴보았다. 국내에서도 이와 관련한 여러 가지 연구가 정부에서 의욕적으로 추진하고 있는 IT SoC기술 개발과 맞물려 활발하게 진행 중이다. 본 고에서 살펴본 여러 가지 기술 동향은 장차 우리나라를 세계 최고 수준의 IT SoC 선진국으로 도약하기 위한 밑거름이 될 것으로 생각된다.
<참 고 문 헌>
[1] IT 차세대 성장동력 기획보고서 (IT SoC), 정보통신연구진흥원, 2003. 11.
[2] “International Technology Roadmap for Semiconductors 2003 Edition,” ITRS, http://public.itrs.net/Files/2003ITRS/Home2003.htm, 2003. 12.
